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可重构的串行高级加密标准加解密电路设计
谢惠敏 郭东辉
计算机应用
2013, 33 (02):
450-459.
DOI: 10.3724/SP.J.1087.2013.00450
为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率，提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆，同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现，硬件资源消耗为1871slice、4RAM。结果表明，在最高工作频率173.904MHz时，密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534Mb·s^(-1)。该设计吞吐率/硬件资源比值较高，且适用支持千兆以太网。
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